信號完整性對EDA工具的挑戰(zhàn)

自從1958年研制成功第一塊集成電路以來，經(jīng)過40多年，集成電路的特征尺寸先后從最初的10μm縮小到5μm、1μm、0.5μm，1997前后進(jìn)入深亞微米階段（DSM），并向超深亞微米（VDSM）和納米級推進(jìn)。目前，DSM工藝和VDSM工藝已經(jīng)成為當(dāng)前主流生產(chǎn)技術(shù)，然而飛速發(fā)展的工藝技術(shù)給我們帶來巨大利益的同時，也使IC設(shè)計的復(fù)雜度日益增加，IC設(shè)計正面臨著信號完整性問題這一前所未有的挑戰(zhàn)，與此相關(guān)，如何有效地分析信號完整性成為EDA工具的瓶頸。

信號完整性概念

在介紹信號完整性概念前，我們先看一個在IC中常見的簡單電路，如圖1（a）所示，該電路為端接邏輯門兩根互連線系統(tǒng)。在通常的情況下，電路設(shè)計師一般認(rèn)為兩根互連線的信號互不干擾，信號都能按理想的情況傳送到輸出端。然而進(jìn)入VDSM階段后，如果繼續(xù)按照前面的思想進(jìn)行IC設(shè)計，則設(shè)計出的芯片往往會出現(xiàn)功能紊亂、指標(biāo)降低或者成品率極低的問題。事實上，我們在VDSM條件下用EDA工具對該電路進(jìn)行仿真，并假設(shè)互連線1傳送頻率為1GHz的周期信號，而互連線2保持靜態(tài)（即0電位），結(jié)果在圖中的C節(jié)點(diǎn)和D節(jié)點(diǎn)得到的波形如圖1（b）所示。該結(jié)果也許會使我們大吃一驚，它與想象中的結(jié)果差異很大。從圖中可以發(fā)現(xiàn)，互連線2明顯受到了互連線1的干擾，從而導(dǎo)致在互連線2上出現(xiàn)了噪聲電壓，嚴(yán)重時將使反相器等邏輯門產(chǎn)生錯誤的翻轉(zhuǎn)，從而導(dǎo)致邏輯錯誤問題。這種情況的出現(xiàn)我們就稱之為信號完整性問題。

圖1 一個簡單的電路

信號完整性(Signal Integrity)顧名思義是指信號通過傳播路徑后能否保持完整性，其較精確的定義是指信號在電路中以正確的時序和電壓做出響應(yīng)的能力。如果電路中信號能夠以要求的時序、持續(xù)時間和電壓幅度到達(dá)輸出端，則該電路具有較好的信號完整性。反之，當(dāng)信號不能正常響應(yīng)時，就出現(xiàn)了信號完整性問題。在集成電路發(fā)展初期，由于電路工作頻率較低，制造工藝較簡單，IC設(shè)計具有成品率高、設(shè)計流程相對簡單的特點(diǎn)，因此遠(yuǎn)未受到信號完整性問題的困擾。隨著IC制造工藝的飛速發(fā)展，特別是進(jìn)入VDSM工藝后，器件及金屬互連線尺寸及間距的迅速縮小，給IC設(shè)計帶來了一系列影響——互連線電阻的增大，線間耦合電容和耦合電感作用的增強(qiáng)，高的電流密度及更低的電源電壓等，這些因素直接作用的結(jié)果即引發(fā)嚴(yán)重的信號完整性問題，從而導(dǎo)致IC性能變差，功能紊亂，成品率和可靠性顯著降低的惡果。

IC中信號完整性問題

IC發(fā)展進(jìn)入VDSM階段后，由互連線引起的互連效應(yīng)（主要包括串?dāng)_和時延）、IRdrop、電遷移成為影響信號完整性的主導(dǎo)因素，這些因素相互作用，構(gòu)成了對IC設(shè)計的巨大挑戰(zhàn)。

互連效應(yīng)

互連效應(yīng)包括的范圍較為廣，通常包括串?dāng)_、時延、反射、過沖、下沖等，而這些因素又相互影響，交叉發(fā)生作用，例如在串?dāng)_電壓分析中，出現(xiàn)的過沖和下沖就是一個很好的例子（見后面的分析）。本文就IC中最主要的串?dāng)_和時延的影響進(jìn)行討論。

串?dāng)_

一個信號在傳輸通道上（通常稱為干擾線，Aggressor Line）傳輸時，因電磁耦合而對相鄰的互連線產(chǎn)生影響，被干擾線（Victim Line）表現(xiàn)為被注入了一定的耦合電壓和耦合電流，這就是串?dāng)_。一般來說，串?dāng)_是通過兩種途徑產(chǎn)生的：電容耦合、電感耦合。電容耦合是由于干擾源上的電壓變化在被干擾對象上引起感應(yīng)電流從而導(dǎo)致的電磁干擾，而感性耦合則是由于干擾源上的電流變化產(chǎn)生的磁場在被干擾對象上引起感應(yīng)電壓從而導(dǎo)致的電磁干擾。在早期IC設(shè)計中，串?dāng)_分析通常只考慮電容耦合的作用，但進(jìn)入VDSM后，互連線尺寸和間距的大幅度減少，耦合電感引起的串?dāng)_起著越來越不可忽視的作用，甚至超過了耦合電容引起的串?dāng)_。

前面圖1介紹的情況即是耦合作用引起的串?dāng)_的結(jié)果。下面以圖2所示的三根線系統(tǒng)為例，繼續(xù)說明幾種典型的影響串?dāng)_的情況，仿真所采用軟件為Synopsys公司的HSPICE。

圖2 三根線系統(tǒng)

1．電流流向?qū)Υ當(dāng)_的影響。 串?dāng)_是與方向有關(guān)的，這里我們做了兩種情況的信號仿真來分析。第一種情況是干擾線1和干擾線2電流流向相同，第二種情況是干擾線1和干擾線2電流流向相反，并假設(shè)干擾線的信號頻率均為1GHz。圖3給出了近端（節(jié)點(diǎn)C）和遠(yuǎn)端（節(jié)點(diǎn)D）的串?dāng)_波形。

圖3 電流方向?qū)Υ當(dāng)_的影響

從上圖3中可以發(fā)現(xiàn)，電流同向時遠(yuǎn)端串?dāng)_大于電流反向的遠(yuǎn)端串?dāng)_，但對于近端情況卻恰恰相反。同時，無論是電流反向還是電流同向，遠(yuǎn)端串?dāng)_都遠(yuǎn)遠(yuǎn)大于近端串?dāng)_，因此在設(shè)計中需要綜合考慮這些因素。

2．互連線間距和長度對串?dāng)_大小的影響。 在假設(shè)三根互連線具有相同長度和間距的條件下，我們通過長度和間距來分別分析串?dāng)_的變化。表1和表2給出了不同長度和間距并且電流為同向時，干擾線遠(yuǎn)端和近端串?dāng)_的峰值。

由表可知，串?dāng)_電壓的大小與兩線的間距成反比，而與兩線的平行長度成正比。在實際IC設(shè)計中進(jìn)行布線時，當(dāng)布線空間較小或布線密度較大時，應(yīng)慎重對待信號線之間的串?dāng)_問題，因為高頻信號線對與其相鄰的信號線的串?dāng)_可能會導(dǎo)致門級的誤觸發(fā)，而這樣的問題在電路調(diào)試的過程中是很難被輕易發(fā)現(xiàn)并妥善解決的。因此，在布線資源允許的條件下，應(yīng)盡可能地拉開線間距并減小兩根或多根信號線的平行長度，這樣可以有效地抑制串?dāng)_。

3．干擾源信號頻率及上升時間對串?dāng)_的影響。 同2情況類似，我們改變信號的頻率和上升時間來分析串?dāng)_的變化。表3給出了在不同信號頻率下遠(yuǎn)端和近端串?dāng)_的峰值變化。圖4則給出了在信號頻率為1GHz時不同上升時間（從0.01nS至0.2nS）的串?dāng)_波形圖。

由表3可見，在IC中，信號頻率對串?dāng)_有著很大影響，并隨著信號頻率的增加，串?dāng)_也相應(yīng)變大。同時在圖4中可以知道，信號的上升/下降時間或邊沿變化（上升沿和下降沿）對串?dāng)_的影響也很大，邊沿變化越快，串?dāng)_越大。由于在VDSM IC設(shè)計中，具有快速上升時間的器件應(yīng)用越來越廣泛，因此對于這類器件，即使其信號頻率不高，在布線時也應(yīng)認(rèn)真對待以防止過大的串?dāng)_產(chǎn)生。

圖4 不同上升時間時遠(yuǎn)端和近端的串?dāng)_波形

時延

在IC中，信號的延遲分兩類：門延遲和互連線延遲。門延遲隨器件特征尺寸的縮小而不斷減小，而互連線延遲卻相應(yīng)增加。進(jìn)入VDSM工藝后，互連線的延遲超過門延遲而成為主導(dǎo)IC時延的主要因素。在VDSM IC中，互連延遲直接決定了時鐘頻率的上限,而時鐘頻率決定了芯片的總體性能(周期時間、存取時間、每秒執(zhí)行的指令)，因為不論芯片的開關(guān)速度有多快，晶體管在改變狀態(tài)之前必須等待下一個時鐘周期的到來。因此，對互連線延遲的分析在VDSM IC電路設(shè)計中具有十分重要的意義。

互連延遲的產(chǎn)生主要有兩個方面：一是因為電路時鐘頻率的提升，信號的波長進(jìn)入毫米或者微米級，從而可以與互連線長度相比擬，因此信號通過一定長度的連線需要消耗幾個周期的時間，從而產(chǎn)生時延，該時延稱為傳播時延。二是由于互連線間的電容耦合和電感耦合作用而產(chǎn)生延遲，稱做串?dāng)_延遲（Crosstalk-Induced Delay）。電容和電感耦合作用的結(jié)果不僅在被干擾線上產(chǎn)生前面所介紹的串?dāng)_電壓，而且還會導(dǎo)致被干擾線的延遲增加。這從下面的例子可以體現(xiàn)出來，它同時也說明互連效應(yīng)的各種方面是相互作用的。

如圖5（a）所示的兩根線系統(tǒng)中，干擾線和被干擾線上的信號分別朝著相反的方向變化。當(dāng)兩線之間不存在電容和電感耦合作用的時候，很明顯被干擾線上的信號將如圖（b）中虛線所示，即僅僅產(chǎn)生傳播時延，同時信號不會失真。但是實際電路中，兩線間往往存在耦合電容Cc和耦合電感M的作用，因此被干擾線上的信號產(chǎn)生失真，并出現(xiàn)一個較大的延時。該延遲就是串?dāng)_延遲，它可能導(dǎo)致時序不收斂問題。

圖5 串?dāng)_時延示意圖

因此，為了有效地仿真和分析互連效應(yīng)引起的信號完整性問題，我們需要在EDA軟件中建立精確的互連線模型。而遺憾的是，雖然EDA工具已日趨成熟，但我們?nèi)匀狈Ω呔�度而又高效率的互連模型及互連線網(wǎng)快速模擬算法。

電壓降IRdrop

IRdrop是指出現(xiàn)在IC中電源和地網(wǎng)絡(luò)上電壓下降的一種現(xiàn)象。IC通常會假設(shè)在芯片內(nèi)的電源為理想電源，它能在瞬間給芯片上的所有門單元(也包括宏單元)提供足夠大的電流從而使芯片上的電壓保持為統(tǒng)一的值。實際上，由于金屬連線的寬度越來越窄，導(dǎo)致它的電阻值上升，所以在整個芯片范圍內(nèi)將存在一定的IRdrop。圖6是一個典型的電源/地線網(wǎng)絡(luò)結(jié)構(gòu)。其中，Vpow是芯片的供電電源，它通過VDD Pad和VSS Pad將芯片工作所需的電壓送到芯片內(nèi)部。電源網(wǎng)絡(luò)VDD由電阻R11～R14組成，地線網(wǎng)絡(luò)VSS由R21～R24組成。G1～G4是構(gòu)成芯片的邏輯單元。為簡化計算，以往我們在進(jìn)行電路設(shè)計和分析時，往往會忽略電源/地線網(wǎng)絡(luò)上的電阻，即假定R11～R14、 R21～R24的電阻值均為零歐姆，從而得出各邏輯單元G1～G4的供電電壓均為理想的VDD。同樣，地線電壓也是理想值VSS。但實際上，電源網(wǎng)絡(luò)上的電阻是非零的。根據(jù)歐姆定律，當(dāng)有電流I流過電阻R時，就會產(chǎn)生電壓降V=IR，這就是IRdrop這一術(shù)語的由來。

圖6 典型的電源網(wǎng)絡(luò)

相關(guān)研究指出，當(dāng)IRdrop較小時會引發(fā)時延問題，電源網(wǎng)絡(luò)上5%的IRdrop會使得相關(guān)路徑上的時延增加15%，這很有可能發(fā)生時延不收斂問題。而較大的IRdrop將會導(dǎo)致電路的功能錯亂。進(jìn)行IRdrop分析的重要性由此可見一斑。

但是，目前現(xiàn)有的EDA工具在進(jìn)行IRdrop分析時存在一個普遍性的問題，即進(jìn)行時鐘樹綜合時大都以零偏差為目標(biāo)。在零偏差目標(biāo)分析中，往往會使得許多晶體管進(jìn)行同步開關(guān)切換。而同步切換對電源網(wǎng)格的影響是非常大的，會導(dǎo)致很大的瞬時IRdrop。此外，為減少路徑時延， EDA工具傾向于使各邏輯單元在時鐘信號的有效沿到來后的盡可能短的時間內(nèi)完成邏輯切換，這就使芯片中的大多數(shù)管子都集中工作在時鐘信號的有效觸發(fā)沿處，從而產(chǎn)生很大的IRdrop。因此如何在進(jìn)行其他分析的同時進(jìn)行IRdrop分析成為了EDA工具的一大挑戰(zhàn)。

電遷移

在金屬線中，電流是通過電子的不斷流動來傳導(dǎo)的。電子在流動中不斷地撞擊原子，當(dāng)電流密度達(dá)到一定值并持續(xù)一定時間后，會使金屬原子的位置發(fā)生改變，這種現(xiàn)象稱之為電遷移。隨著深亞微米IC芯片功耗的不斷增長以及工作電壓的持續(xù)降低，信號線和電源/地網(wǎng)絡(luò)中傳送的電流越來越大，與此同時，金屬連線的寬度卻在不斷減小，因而導(dǎo)致金屬連線上的電流密度變得越來越大。在VDSM芯片中，最大的電流密度經(jīng)常會達(dá)到甚至超過1毫安/微米，由此而引起的電遷移現(xiàn)象變得越來越嚴(yán)重。

電遷移常常表現(xiàn)在經(jīng)過一段時間后芯片有時序或功能性的錯誤。如果芯片中的某一根連線是惟一的，那么當(dāng)發(fā)生電遷移問題以后，會導(dǎo)致整個芯片的功能失效。如果一些連線本來就有冗余設(shè)計的考慮，例如電源網(wǎng)絡(luò)，當(dāng)發(fā)生電遷移問題后，其中的一部分連線會斷開，而其他部分的連線就會承受較大的IRdrop問題。如果因為電遷移而導(dǎo)致了線路間的短路，那就是整個芯片的失效。

總 結(jié)

在IC設(shè)計中如何有效地進(jìn)行信號完整性分析是EDA工具的一大挑戰(zhàn)，也是國際上學(xué)術(shù)界、工業(yè)界研究的熱點(diǎn)。就國內(nèi)EDA技術(shù)來說，雖然我國在上世紀(jì)80年代中期即組織攻關(guān)，90年代初開發(fā)了第一個具有自主知識產(chǎn)權(quán)的大規(guī)模集成電路設(shè)計軟件包——熊貓CAD軟件工具，使我國成為繼美、日等國之后能獨(dú)立開發(fā)大型ICCAD軟件系統(tǒng)的少數(shù)幾個國家之一。但畢竟受人力財力投入所限，EDA一直是我國IC產(chǎn)業(yè)的軟肋。在國際上，EDA市場完全被幾家大型公司所壟斷，他們分別是Synopsys、Cadence、Mentor和Magma等公司。針對VDSM的信號完整性問題，他們也各自推出了自己的解決方法，例如Synopsys推出的Galaxy Design Platform、Cadence推出的Encounter平臺、Magma推出的Blast Chip及Blast Fusion and Blast Noise等，這些工具均適用于VDSM下的信號完整性分析，但同時又存在各自的缺陷。在一個完整的IC設(shè)計中，為了達(dá)到一次設(shè)計成品率高、設(shè)計周期短、性能穩(wěn)定等目的，我們需要綜合每個公司工具的優(yōu)點(diǎn)而不是一個公司的工具來進(jìn)行設(shè)計，這也是一些IC設(shè)計公司通常采用的策略。因此，目前的EDA現(xiàn)狀告訴我們，對VDSM下信號完整性分析還不完善，我們需要利用不同工具進(jìn)行設(shè)計，缺乏一個強(qiáng)有力的完整的設(shè)計工具，同時隨著IC設(shè)計進(jìn)入納米級，信號完整性問題的影響將進(jìn)一步加劇，由此可見，EDA工具的發(fā)展任重而道遠(yuǎn)。