芯片開發(fā)一般有芯片硬件設(shè)計和軟件協(xié)同設(shè)計等環(huán)節(jié)，其中芯片硬件設(shè)計流程如下：

 

 1．功能設(shè)計階段。

設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)境溫度及消耗功率等規(guī)格，以做為將來電路設(shè)計時的依據(jù)。更可進一步規(guī)劃軟件模塊及硬件模塊該如何劃分，哪些功能該整合于SOC內(nèi)，哪些功能可以設(shè)計在電路板上。

 

2．設(shè)計描述和行為級驗證能設(shè)計完成后，可以依據(jù)功能將SOC劃分為若干功能模塊，并決定實現(xiàn)這些功能將要使用的IP核。此階段將接影響了SOC內(nèi)部的架構(gòu)及各模塊間互動的訊號，及未來產(chǎn)品的可靠性。
決定模塊之后，可以用VHDL 或Verilog 等硬件描述語言實現(xiàn)各模塊的設(shè)計。接著，利用VHDL 或Verilog 的電路仿真器，對設(shè)計進行功能驗證（function simulation，或行為驗證 behavioral simulation）。注意，這種功能仿真沒有考慮電路實際的延遲，但無法獲得精確的結(jié)果。

3．邏輯綜合

確定設(shè)計描述正確后，可以使用邏輯綜合工具（synthesizer）進行綜合。綜合過程中，需要選擇適當?shù)倪壿嬈骷�庫（logic cell library），作為合成邏輯電路時的參考依據(jù)。硬件語言設(shè)計描述文件的編寫風格是決定綜合工具執(zhí)行效率的一個重要因素。事實上，綜合工具支持的HDL語法均是有限的，一些過于抽象的語法只適于做為系統(tǒng)評估時的仿真模型，而不能被綜合工具接受。

4．門級驗證（Gate-Level Netlist Verification）

門級功能驗證是寄存器傳輸級驗證。主要工作是要確認經(jīng)綜合后的電路是否符合功能需求，該工作一般利用門電路級驗證工具完成。注意，此階段仿真需要考慮門電路的延遲。

5．布局和布線